图中有“1”的是或逻辑
“&”是与逻辑
小圆圈代表“非”
所以F1的化简后输出：X‘Y+XZ'+Y'Z。
F2的化简后输出：XZ'+Y'Z。
Y=!(!(AC)!(AB)!(BC))=!(!(AC)!(AB))+BC=AC+AB+BC
然后变换下 当A=0时表达式Y=A(B+C)+BC 然后把bc按照1,0不同组合进行代值就得到y的值了，比如b=1,c=0时y为1 所以此时对应的真值表的一行应该是 0,1,0,1。
以此类推：
B=0时Y=B(A+C)+AC
C=0时Y=C(A+B)+AB
扩展资料：
在asic设计和pld设计中组合逻辑电路设计的最简化是很重要的，在设计时常要求用最少的逻辑门或导线实现。在asic设计和pld设计中需要处理大量的约束项，值为1或0的项却是有限的，提出组合逻辑电路设计的一种新方法。
与逻辑表示只有在决定事物结果的全部条件具备时，结果才发生。输出变量为1的某个组合的所有因子的与表示输出变量为1的这个组合出现、所有输出变量为0的组合均不出现，因而可以表示输出变量为1的这个组合。
参考资料来源：百度百科-组合逻辑电路
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