你好 想向你请教vhdl语言的翻译 着急要

Question

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity rs is
port(r,s:in std_logic;q,qn:out std_logic);
end rs;
architecture a of rs is
signal q1,qn1:std_logic;
begin
q1<=s nand qn1;
qn1<=r nand q1;
q<=q1;
qn<=qn1;
end a;

Answer 1

这是一个基本RS触发器，我给你综合了一下，综合结果对应的电路图如图所示，程序注释如下

library ieee; --库

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity rs is  --实体端口说明

               port(r,s  :in std_logic;        --两个输入信号r、s

                       q,qn:out std_logic);  --两个输出信号q 、qn

end rs;

architecture a of rs is  --结构体说明，描述的是实体的功能

             signal q1,qn1:std_logic;  --定义两个中间信号；

begin

             q1<=s nand qn1;  --把s和qn1的与非结果赋值给qn1

             qn1<=r nand q1;  --把r和q1的与非的结果赋值给q1

             q<=q1;                 --把q1的值赋值给q

             qn<=qn1;             --把qn1的值赋值给qn

end a;