帮忙翻译一下这个vhdl的程序

Question

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity ffpin is
port (clk1k:in std_logic;
ft:out std_logic);
end ffpin;
architecture a of ffpin is
signal fm:std_logic;
begin
process(clk1k)
variable num:integer range 0 to 1000;
begin

if clk1k'event and clk1k='1' then
if num<500 then
num:=num+1;
else
num:=1;
fm<=not fm;
end if ;
end if;
ft<=fm;
end process;
end a;
这是个分频的程序，我是菜鸟，请尽量说明一下每条语句什么意思，给40分，多谢

Answer 1

entity ffpin is
port (clk1k:in std_logic; --输入，1kHZ时钟
ft:out std_logic); --输出，1HZ时钟
end ffpin;
architecture a of ffpin is
signal fm:std_logic; --中间信号，1hz时钟buffer；个人认为这里应该初始化一下
begin --这之前的不用怎么说吧
process(clk1k)
variable num:integer range 0 to 1000; --variable这个定义也应该懂吧，不懂的话看书就知道了
begin

if clk1k'event and clk1k='1' then --时钟上升沿触发（在上升沿执行以下的语句）
if num<500 then
num:=num+1; --计数500次（process采用的是1K时钟，于是你懂得）
else
num:=1; --记到500num清1重新计数
fm<=not fm; --时钟buffer翻转（这样就产生了占空比为50%的方波了）
end if ;
end if;
ft<=fm; --将时钟buffer与输出连接起来输出1Hz时钟
end process;
end a;
不知道我说清楚没~~~~