请问哪位大神给翻译一下这个VHDL的程序啊·！！！！

Question

DDS.VHD
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY DDS IS
PORT(K:IN STD_LOGIC_VECTOR(9 DOWNTO 0);
EN:IN STD_LOGIC;
RESET:IN STD_LOGIC;
CLK:IN STD_LOGIC;
Q:OUT STD_LOGIC_VECTOR(8 DOWNTO 0));
END ENTITY DDS;
ARCHITECTURE ART OF DDS IS
COMPONENT SUM99 IS
PORT(K:IN STD_LOGIC_VECTOR(9 DOWNTO 0);
EN:IN STD_LOGIC;
RESET:IN STD_LOGIC;
CLK:IN STD_LOGIC;
OUT1:OUT STD_LOGIC_VECTOR(9 DOWNTO 0));
END COMPONENT SUM99;
COMPONENT REG1 IS
PORT(D:IN STD_LOGIC_VECTOR(9 DOWNTO 0);
CLK:IN STD_LOGIC;
Q:OUT STD_LOGIC_VECTOR(9 DOWNTO 0));
END COMPONENT REG1;
COMPONENT ROM IS
PORT(CLK:IN STD_LOGIC;
ADDR:IN STD_LOGIC_VECTOR(9 DOWNTO 0);
OUTP:OUT STD_LOGIC_VECTOR(8 DOWNTO 0));
END COMPONENT ROM;
COMPONENT REG2 IS
PORT(D:IN STD_LOGIC_VECTOR(8 DOWNTO 0);
CLK:IN STD_LOGIC;
Q:OUT STD_LOGIC_VECTOR(8 DOWNTO 0));
END COMPONENT REG2;
SIGNAL S1:STD_LOGIC_VECTOR(9 DOWNTO 0);
SIGNAL S2:STD_LOGIC_VECTOR(9 DOWNTO 0);
SIGNAL S3:STD_LOGIC_VECTOR(8 DOWNTO 0);
BEGIN
U0:SUM99 PORT MAP(K=>K, EN=>EN, RESET=>RESET, CLK=>CLK, OUT1=>S1);
U1:REG1 PORT MAP(D=>S1, CLK=>CLK, Q=>S2);
U2:ROM PORT MAP(ADDR=>S2, CLK=>CLK, OUTP=>S3);
U3:REG2 PORT MAP(D=>S3, CLK=>CLK, Q=>Q);
END ARCHITECTURE ART;

Answer 1

DDS.VHDdds.vhdLIBRARY IEEE;电子图书馆；USE IEEE.STD_LOGIC_1164.ALL;使用ieee.std_logic_1164.all；USE IEEE.STD_LOGIC_UNSIGNED.ALL;使用ieee.std_logic_unsigned.all；ENTITY DDS IS 实体是PORT(K:IN STD_LOGIC_VECTOR(9 DOWNTO 0);港口（金：在std_logic_vector（9到0）；EN:IN STD_LOGIC;中文：在std_logic；RESET:IN STD_LOGIC;在std_logic重置；CLK:IN STD_LOGIC;在std_logic时钟；Q:OUT STD_LOGIC_VECTOR(8 DOWNTO 0));问：在std_logic_vector（8到0））；END ENTITY DDS;端实体频率；ARCHITECTURE ART OF DDS IS 建筑艺术是COMPONENT SUM99 ISsum99是组件PORT(K:IN STD_LOGIC_VECTOR(9 DOWNTO 0);港口（金：在std_logic_vector（9到0）；EN:IN STD_LOGIC;中文：在std_logic；RESET:IN STD_LOGIC;在std_logic重置；CLK:IN STD_LOGIC;在std_logic时钟；OUT1:OUT STD_LOGIC_VECTOR(9 DOWNTO 0));1：出std_logic_vector（9到0））；END COMPONENT SUM99;sum99端组件；COMPONENT REG1 IS组件给的是PORT(D:IN STD_LOGIC_VECTOR(9 DOWNTO 0);港口（四：在std_logic_vector（9到0）；CLK:IN STD_LOGIC;在std_logic时钟；Q:OUT STD_LOGIC_VECTOR(9 DOWNTO 0));问：在std_logic_vector（9到0））；END COMPONENT REG1;结束部分给；COMPONENT ROM IS部分是PORT(CLK:IN STD_LOGIC; 港口（时钟：在std_logic；ADDR:IN STD_LOGIC_VECTOR(9 DOWNTO 0);地址：在std_logic_vector（9到0）；OUTP:OUT STD_LOGIC_VECTOR(8 DOWNTO 0));输出：出std_logic_vector（8到0））；END COMPONENT ROM;部分游戏；COMPONENT REG2 IS一些组成部分是PORT(D:IN STD_LOGIC_VECTOR(8 DOWNTO 0);港口（四：在std_logic_vector（8到0）；CLK:IN STD_LOGIC;在std_logic时钟；Q:OUT STD_LOGIC_VECTOR(8 DOWNTO 0));问：在std_logic_vector（8到0））；END COMPONENT REG2;一些部分；SIGNAL S1:STD_LOGIC_VECTOR(9 DOWNTO 0);信号中一：std_logic_vector（9到0）；SIGNAL S2:STD_LOGIC_VECTOR(9 DOWNTO 0);信号二：std_logic_vector（9到0）；SIGNAL S3:STD_LOGIC_VECTOR(8 DOWNTO 0);信号三：std_logic_vector（8到0）；BEGIN开始U0:SUM99 PORT MAP(K=>K, EN=>EN, RESET=>RESET, CLK=>CLK, OUT1=>S1);标：sum99端口映射（金= >钾，恩= = > >，复位，复位，时钟= >时钟，1= >中）；U1:REG1 PORT MAP(D=>S1, CLK=>CLK, Q=>S2);中国：给端口映射（丁= = > >中，时钟的时钟，问= > S 2）；U2:ROM PORT MAP(ADDR=>S2, CLK=>CLK, OUTP=>S3);目的：游戏端口映射（地址= > S 2= >时钟，时钟，输出= > S 3）；U3:REG2 PORT MAP(D=>S3, CLK=>CLK, Q=>Q);作者：一些端口映射（四= > S = >时钟，时钟，问= >问）；END ARCHITECTURE ART;端建筑艺术；

Answer 2

这不是什么顶层文件，普通的VHDL，只是调用了一些元件，这些元件的代码你没给，所以不知道这段代码的确切含义，但是可以猜个大概，应该是关于ROM内存的问题。
整体的文件包括实体DDS和结构体ART，这个整体文件为了实现自己的功能，借助了几个封装好的元件，他们是SUM99 ，REG1，ROM ，REG2。但就是因为这四个元件的代码或原理图你没给，我们就不知道它们分别实现什么功能，那就更不清楚整体的文件的功能到底是啥。本回答被网友采纳

Answer 3

这是顶层文件啊，没其余子程序怎么知道里面写的什么追问

大神·我不是很懂啊·我们老师让做个程序·我给百度抄的·但是也得懂一些啊·这都不是子程序吗？顶层文件给翻译翻译呗·嘿嘿·对于你们懂行的·应该很随意啦~